0.   引言

微光像增强器是将目标物体反射的极弱光线通过阴极光电转换、微通道板（microchannel plate, MCP）电子倍增和荧光屏电光转换实现图像再现和亮度增强的真空成像器件^[1]，除广泛用于观察镜、头盔、枪瞄等微光夜视仪中外，其具有超快成像特性，是分幅相机中的关键器件之一^[2-3]，这些设备利用像增强的阴极选通功能（施加到阴极的电压是一定时间宽度的正、负脉冲，负电压时阴极工作，正电压时阴极不工作）起到光学快门的作用，实现ns级的时间分辨^[4]。通常，高速成像系统只提供一个低压脉宽控制信号，由专门的阴极选通模块响应并输出ns级上升、下降沿的正负高压脉冲来控制阴极工作。

目前，阴极选通模块主要采用雪崩三极管、功率MOS管等高速开关器件设计实现ns级脉冲，但雪崩三极管设计不易实现脉宽任意可调；MOS管设计则是只实现负压输出，或存在正、负压互通导致输出幅值不能达到最大的问题。

本文基于CMOS输出结构和电压电平转移电路，采用死区时间控制避免上、下管导通，设计实现一种能够使用低边驱动器驱动MOS管开关的阴极选通模块，在负载电容100pF条件下实测输出为满幅值+30~-200V正负脉冲，上升、下降时间小于8ns，最小脉宽30ns，占空比0%~100%可调。

1.   设计分析

1.1   容性负载分析

图 1为双近贴像增强管的结构，光电阴极、MCP和荧光屏相互靠近，采用陶瓷环隔离和铜片钎焊构接，其中阴极和MCP输入端（GND）之间的距离为0.1mm^[5]，近贴和陶瓷构件使得阴极和GND之间存在几十至数百pF的寄生电容^[6]，阴极材料为高阻半导体，因此阴极选通模块输出为容性负载。电容的基本特性是电压不能突变，且阴极电压需在+30V和-200V之间切换，电压差值高达230V，要实现高幅值且ns级上升、下降沿的脉冲，这就要求阴极选通输出对电容具有强大的充放电能力，即驱动能力。以寄生电容200pF、上升下降时间10ns为例，根据I_C=CdU_C/dt计算驱动能力至少为4.6A。

图  1  双近贴像增强管的结构

Figure  1.  Structure of double proximity image intensifier tube

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1.2   正负输出电路结构分析

阴极选通模块的本质是一个正负输出结构，电路建模见图 2(a)，正电源V_P通过上开关管S_P连接至负载电容C_load，负电源V_N通过下开关管S_N连接至C_load。S_P和S_N在驱动信号V_DrivA和V_DrivB控制下互补开通和关断，便在C_load两端形成了正负脉冲。

图  2  正负输出结构分析

Figure  2.  Analysis of positive and negative output structure

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S_P和S_N通常采用MOS管，为满足ns级开关速度，V_DrivA和V_DrivB应具备大电流驱动能力，需使用驱动器，但输出结点SW处会出现-200V负压，这将导致常规的高边驱动器输出闭锁^[7]，使得S_P、S_N贯通短路，因此需要设计专门的自举驱动或电平转移电路。另外，当输入触发脉冲占空比（D_y）为100%或0%时，称之为全占空比状态，自举电路或电平转移电路的电容电荷无法刷新，S_P、S_N将关断无输出，因此需设计全占空比输出维持电路。

图 2(a)近似CMOS结构，存在上、下开关管交叉导通固有问题。这是因为MOS管的“米勒效应”使得开关过程存在延时，若S_P开通时，S_N没有完全关断，此时便会存在一定时间的交叉导通，导致输出幅值达不到最大，甚至V_P和V_N贯通短路，即使选择参数严格对称的PMOS和NMOS也存在交叉导通隐患。

死区时间调整可避免交叉导通，见图 2(b)原理所示。当外部触发输入上升沿时，V_DrivA经传播延时t_l后翻转为低电平即S_P关断，V_DrivB继续保持为低直至经死区时间t_dead后翻转为高电平即S_N开通，在t_dead内S_P和S_N均关断，因此称“dead time”（死区时间），死区时间能够保证上、下管正确开关时序，因此需设计死区时间调整电路。

2.   电路结构设计

综上设计分析，本文设计的阴极选通模块电路结构如图 3所示。

图  3  本文设计的电路结构

Figure  3.  The circuit structure designed in this paper

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电路原理：上电过程中，上电时序电路控制驱动器输出恒低，待外围偏置电压完全建立后使能死区时间调整电路响应外部触发信号V_Trig，得到具有死区时间间隔的V_SignA和V_SignB，再分别经低边驱动器加强驱动能力后得到V_DrivA和V_DrivB，然后供给正负脉冲电路得到输出。V_Trig为高时，V_Out为-200V；V_Trig为低时，V_Out为+30V；+30V和-200V由12V dc供电通过DC-DC转换得到。

3.   电路设计

重点对正负脉冲电路、全占空比输出维持电路、上电时序电路、死区时间调整电路和驱动器选型进行设计分析。

3.1   正负脉冲电路

如图 4所示，采用NMOS和PMOS构成CMOS推挽输出结构，由C₁、D₁、R₁和C₂、D₂、R₂构成电压电平转移电路，分别将V_DrivA和V_DrivB转移至MOS管G-S级控制互补导通和关断，最终在C_load两端形成正负脉冲。全占空比输出维持电路实现100%或0%占空比输出，上电时序电路避免开机过程中上、下管短路，具体设计如下所述。

图  4  正负脉冲电路结构

Figure  4.  Positive and negative pulse circuit structure

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3.1.1   正压脉冲电路设计

正压脉冲电路基于低边驱动器、电压电平转移电路和PMOS设计，为便于分析，假设电路工作在较小的开关频率且V_CC＜V_Z-D1，工作原理如图 5所示。

图  5  正压脉冲电路原理

Figure  5.  Schematic of positive voltage pulse circuit

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0~t₁时段为上电过程，见图 5(a)，V_DrivA=0V，随着V_P的建立，稳压管D₁随之导通并对V_GS-Q1钳位，电容C₁通过支路电流I_D1和I_R1最终被充电至V_P，上电过程中V_GS-Q1从0V下降到D₁稳压值V_Z-D1后缓慢升高至0V，Q₁开通后又关断；

t₁时刻，见图 5(b)，V_DrivA=V_CC，V_C1=V_P，V_DrivA经过C₁同D₁、C_iss1（Q₁内部输入电容）、V_P分别形成反向I_D1和I_Ciss1回路对C₁快速放电，由于D₁的正向开通特性，V_GS-Q1快速从0V上升到约V_P+V_F-D1-V_CC后被D₁正向导通电压V_F-D1钳位直至缓慢到0V，V_C1最终约V_P-V_CC，期间Q₁保持关断；

t₂时刻，见图 5(a)，V_DrivA=0V，V_C1≈V_P-V_CC，C_iss1被快速充电，V_GS-Q1快速从0V降低至V_CC，Q₁快速导通，之后V_P通过R₁对C₁缓慢充电，G极电压缓慢上升，V_GS-Q1差值逐渐减小，直到小于开启电压V_TH-Q1时关断，因此R₁、C₁的取值不能太小，否则V_GS-Q1很快低于V_TH-Q1不能维持Q₁导通，尤其在较小D_y时Q₁将提前关断；合理R₁、C₁的取值，保证t₃时刻|V_GS-Q1|=V_P-V_C1＞|V_TH-Q1|。

t₃时刻，V_DrivA=V_CC，则同t₁~t₂时段一样，C₁和C_iss1被快速放电，V_GS-Q1快速从-(V_P-V_C1)上升到V_CC+V_C1-V_P后被V_F-D1钳位又降低为0V，快速关断Q₁。

因此，如图 5(c)所示，正压脉冲电路控制机理是：V_DrivA为高电平时，Q₁关断；V_DrivA为低电平时，Q₁导通。随着开关频率的提高，C₁充放电减缓，V_C1将趋于V_P-V_CC+V_F-D1处轻微波动，V_GS-Q1波形近似V_DrivA整体向下偏移V_CC-V_F-D1，即C₁、D₁和R₁实现了将V_DrivA转移至Q₁的G-S两极并转换成负压进行开关控制。

3.1.2   负压脉冲电路设计

负压脉冲电路基于低边驱动器、电压电平转移电路和NMOS设计，为便于分析，假设电路工作在较小的开关频率且V_CC＜V_Z-D2，工作原理如图 6所示。

图  6  负压脉冲电路原理

Figure  6.  Schematic of negative voltage pulse circuit

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0~t₁时段为上电过程，见图 6(a)，V_DrivB=0V，随着V_N的建立，稳压管D₂随之导通并对V_GS-Q2钳位，电容C₂通过支路电流I_D2和I_R2最终被缓慢充电至V_N，上电过程中V_GS-Q2从0V上升到D₂稳压值V_Z-D2后缓慢下降至0V，Q₂开通后又关断；

t₁时刻，见图 6(b)，V_DrivB=V_CC，V_C2=|V_N|，V_DrivB经过C₂同D₂、C_iss1（Q₂内部输入电容）、V_N形成反向I_D2、I_Ciss1回路，C_iss1被迅速充电，V_GS从0V上升到V_CC，Q₂导通；之后V_DrivB通过R₂对C₂缓慢充电，V_GS-Q2逐渐降低，直到低于开启电压V_TH-Q2时关断，因此R₂、C₂取值不能太小，否则V_GS-Q2很快低于V_TH-Q2不能维持Q₂导通，尤其较D_y时Q₂将提前关断；合理R₂、C₂的取值，保证t₂时刻V_GS-Q2=|V_N|+V_CC-V_C2＞V_TH-Q2。

t₂时刻，见图 6(a)，V_DrivB=0V，同样由于D₂的正向开通特性，V_GS-Q2快速从|V_N|+V_CC-V_C2下降到约-(V_C2-|V_N|)后被D₂正向导通电压V_F-D2钳位直至缓慢到0V，V_C2最终约|V_N|，期间Q₂保持关断；

t₃时刻，V_DrivB=12V，V_C2=|V_N|，V_GS-Q2波形和t₁~t₂时段内一样，Q₂再次导通。

因此，见图 6(c)，负压脉冲电路控制机理是：V_DrivB为高电平时，Q₂开通；V_DrivB为低电平时，Q₂关断。随着开关频率的提高，C₂充放电减缓，V_C2将趋于|V_N|+V_F-D2处轻微波动，V_GS-Q2波形近似V_DrivB整体向下偏移V_F-D2，即C₂、D₂和R₂实现了将V_DrivB转移至Q₂的G-S两极进行开关控制。

3.2   全占空比输出维持电路设计

全占空比条件下，即D_y为100%或0%时，C₁、C₂不能实现电平转移，Q₁和Q₂将保持关断。设计要求是当D_y=0%时，V_Out恒为+30V；D_y=100%时，V_Out恒为-200V。如图 7所示为D_y=0%时正压维持输出电路设计，当V_DrivA为低电平时，Q₃关断，Q₄导通，Q₁导通，控制逻辑同3.1.1所述一致；当V_DrivA恒低时，V_Out=+30V，实现正压直通。

图  7  D_y=0%时正压输出维持电路设计

Figure  7.  Positive output maintenance design when D_y=0%

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图 8所示D_y=100%时负压维持输出电路设计，当V_DrivB为高时，Q₅关断，Q₆导通，Q₂导通，控制逻辑同3.1.2所述一致。当V_DrivB恒高时，V_OUT=-200V，即负压直通。

图  8  D_y=100%时负压输出维持电路设计

Figure  8.  Negative output maintenance design when D_y=100%

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3.3   上电时序电路设计

如3.1分析，正、负脉冲电路在上电过程中Q₁、Q₂都存在导通后又关断的现象，将导致交叉导通。正压脉冲电路在V_DrivA恒低时输出正压，可以保护光电阴极，因此只需在上电过程中将驱动器输出置低并锁死关断Q₂即可。见图 9设计，上电启动IC₂延时电路，延时时间大于V_N和V_P建立所需时间，延时期内将驱动器输出使能置低，光耦IC₁将V_GS-Q2短路，强制关断Q₂。

图  9  上电时序电路设计

Figure  9.  Power on sequence design

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3.4   死区时间调整电路和驱动器设计

死区时间调整在同步整流、正激有源钳位等开关电源中已大量应用，从图 5、图 6可看出V_DrivA、V_DrivB同相，因此选择同相输出的死区时间IC实现设计。要实现ns级开关速度，关键在于对C_iss快速充放电，本文设计的优势在于可采用驱动力更强、结构更简单、封装更小的低边驱动器，简化设计并提高了正、负脉冲输出的驱动能力。

4.   测试验证

基于上述设计研发了样机，在开关频率f_sw=200Hz，C_load=100pF条件下，对关键波形进行测试。见图 10，死区时间调整电路将V_Trig转换为同相信号V_SignA和V_SignB。

图  10  V_SignA、V_SignB波形

Figure  10.  Waveforms of V_SignA and V_SignB

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图 11为V_DrivA和V_DrivB波形，同V_SignA、V_SignB波形相近但更快速，上升沿2.2ns，下降沿1.7ns，大幅提高Q₁、Q₂的开关速度。

图  11  V_DrivA、V_DrivB波形

Figure  11.  Waveforms of V_DrivB and V_DrivB

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死区时间能够避免交叉导通提高可靠性，保证V_Out满幅值输出，但会限制最小脉宽，图 12为本文设计能够实现的最小脉宽为30ns的V_Out波形，+30~200V满幅值输出，上升时间7.3ns，下降时间5.2ns，输出延时82ns，实现了ns级上升、下降沿正、负高压脉冲输出。

图  12  最小脉宽V_Out波形

Figure  12.  Minimum pulse width waveform of V_Out

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逐渐降低V_Trig的脉宽直至28ns，即D_y≈0%时，上管Q₁直通，下管Q₂完全关断，V_Out恒为+30V，见图 13所示。

图  13  D_y≈0%的V_Out波形

Figure  13.  Waveform of V_Out when D_y≈0%

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逐渐增大V_Trig的脉宽直至4.999942ms，即D_y≈100%时，上管Q₁完全关断，下管Q₂直通，V_Out恒为-200V，见图 14所示，实现了脉冲占空比0%~100%可调。

图  14  D_y≈100%时的V_Out波形

Figure  14.  Waveform of V_Out when D_y≈100%

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5.   结论

针对微光像增强器高速选通成像应用，本文进行电路建模分析设计要求，提出一种阴极选通模块设计，主体基于CMOS输出结构和电压电平转移电路，该设计能够使用低边驱动器实现ns级正负输出上升、下降沿；外围设计死区时间调整电路、全占空比输出维持电路和上电时序电路，能够避免上、下管交叉导通，实现了0%~100%占空比可调、+30~-200V满幅值输出，实测验证了电路具有结构简单、性能可靠等优点。国外Photek、Photonis公司等已经推出了各种选通模块，以Photek公司GM300-3模块为例对比，本文设计除最小脉宽指标稍低于进口模块外，其余指标均和进口模块相当，可用于相关领域国产化替代。